崗位職責(zé)
1、完成混合信號(hào)IP集成和驗(yàn)證
2、指導(dǎo)和參與混合信號(hào)驗(yàn)證環(huán)境搭建
3、定制基于行為級(jí)模型的的混合信號(hào)驗(yàn)證流程，解決混合信號(hào)驗(yàn)證中發(fā)現(xiàn)的問題
4、負(fù)責(zé)全芯片測(cè)試環(huán)境下的IP模塊驗(yàn)證仿真，包括Vplan制定，測(cè)試case創(chuàng)建，所有相關(guān)case的自動(dòng)化仿真
任職要求
1、熟悉Verilog_AMS/System_verilog/UVM
2、有混合信號(hào)電路開發(fā)經(jīng)驗(yàn)者優(yōu)先
3、有數(shù)字或者混合信號(hào)驗(yàn)證驗(yàn)證經(jīng)驗(yàn)者佳
4、微電子相關(guān)專業(yè)碩士以及以上學(xué)歷，相關(guān)領(lǐng)域8年以上經(jīng)驗(yàn)
